以下排序算法中，不稳定的是（）I 希尔排序 II 归并排序 III 快速排序 IV 堆排序 V 基数排序
2024-09-14若机器 M 的主频为1 5GHz，在 M 上执行程序P指令数为5×10^5，p的平均CPI为1 2，则 p 在 M 上的指令执行速度和用户 CPU 时间分别为（）
2024-09-14已知float型变量用IEEE 754单精度浮点数格式表示。若float型变量x的机器数为8020 0000H，则x的值是（）
2024-09-14某计算机的 CPU 有 30 根地址线，按字节编址，CPU 和主存芯片连接时，要求主存芯片占满所有可能存储地址空间，并且 RAM 区和 ROM 区所分配的容量大小比是 3
2024-09-14某计算机的 CPU 有 30 根地址线，按字节编址，CPU 和主存芯片连接时，要求主存芯片占满所有可能存储地址空间，并且 RAM 区和 ROM 区所分配的容量大小比是 3
2024-09-14已知 x、y 为 int 类型，当 x=100，y=200 时，执行“x减y”指令得到的溢出标志 OF 和借位标志 CF 分别为 0,1，那么当 x=10，y=-20 时
2024-09-14某运算类型指令中有一个地址码为通用寄存器编号，对应通用寄存器中存放的是操作数或操作数地址，CPU 区分两者的依据是（）
2024-09-14数据通路由组合逻辑元件（也称操作元件）和时序逻辑元件组成（也称状态元件）。下列给出的元件中，是组合逻辑元件的是（）I 算术逻辑部件(ALU) Ⅱ 程序计数器(PC)III
2024-09-14采用“取指、译码 取数、执行、访存、写回” 5 段流水线的RISC 处理器中，执行如下指令序列（第一列为指令序号），其中s0、s1、s2、s3、t2 表示寄存器编号。I1
2024-09-14某存储总线宽度为 64 b，总线时钟频率为 1GHZ，在总线上传输一个数据或地址需要一个时钟周期，不支持突发传送方式，若通过该总线连接 CPU 和主存，主存每次准备一个
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